最後にシミュレーション結果を示します。

シミュレーションの最初はbluesimによるものです。

図1109.1　bluesimシミュレーション

次はiverilogによるものです。テストベンチとUartの間のインタフェースのEN/RDY信号が見えています。

図1109.2　verilogシミュレーション

次はUartの完了待ち合わせをdoneを待つことではなく、コール待ちに変更したものです。

図1109.3　bluesimシミュレーション(drain化)

コール待ちであるEN_drainが見えています。

図1109.4　verilogシミュレーション(drain化)

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